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— 백엔드 트랜지스터 DRAM 스택, UCIe 링크 및 내장형 복구 기능 활용해 AI 메모리 병목 현상 완화
이 특허는 18개월 전에 출원되었으며, 현재로서는 추가적인 개발이 진행되고 있다는 징후는 없습니다.
Underfox를 통해 알려진 2026년 7월 2일자 인텔 특허 출원 공개에 따르면, 오늘날 인터포저 기반 HBM의 패키징 및 비용 병목 현상을 완화하는 것을 목표로 하는 새로운 고대역폭 메모리(HBM) 아키텍처에 대한 인텔의 계획이 밝혀졌습니다. 2024년 12월 26일에 출원된 이 특허 신청서는 인텔이 '교차 배치 메모리(cross-batch memory, XBM)'라고 부르는 기술을 설명하고 있습니다. 이는 HBM4의 풋프린트(면적)에 맞추는 것을 목표로 설계된 "백엔드 트랜지스터를 갖춘 초고대역폭 메모리"로, 기존 DRAM 및 초광대역 인터페이스를 BEOL(Back-End-Of-Line) 트랜지스터와 직렬 UCIe(Universal Chiplet Interconnect Express) 링크로 대체합니다.
인텔이 제안한 설계는 고가의 실리콘 인터포저를 제거하고 패키지 크기를 줄임으로써 기존 HBM의 단가를 높이는 조립 비용 문제를 해결하는 동시에, 자체적인 결함 복구 기능을 내장한 메모리 스택입니다.
해당 출원서는 BEOL 공정으로 제작된 1T1C(1 트랜지스터 1 커패시터) DRAM을 각각 포함하는 메모리 다이들의 적층 구조를 제시하며, 이들은 실리콘 관통 전극(TSV) "거터(gutters)"와 양면 고대역폭 인터커넥트(HBI) 연결을 통해 서로 얽혀 있습니다. 인텔은 각 다이가 대략 1.5 기가바이트(GB) 규모라고 설명합니다. 32x24 그리드로 배열된 768개의 "데이터 블록"이 각각 8개의 서브 채널을 가진 8개의 채널로 그룹화되어 있으며, 8단으로 적층되어 최대 16단까지 확장 가능합니다. 그런 다음 데이터는 베이스 다이를 거쳐 초당 32 기가트랜스퍼(GT/s) 속도로 작동하는 UCIe I/O 번들을 통해 스택 밖으로 빠져나갑니다.
인텔이 무엇을 변경하고자 하는지 이해하려면 먼저 표준 고대역폭 메모리가 어떤 방식으로 작동하는지 떠올려보는 것이 도움이 됩니다. HBM은 베이스 로직 다이 위에 DRAM 다이를 수직으로 쌓고, 이를 TSV로 연결한 뒤, 스택당 1,024비트 수준의 매우 넓은 병렬 인터페이스를 사용하여 실리콘 인터포저를 가로질러 프로세서와 통신합니다. 이 인터페이스의 넓은 폭 덕분에 HBM이 막대한 대역폭을 제공할 수 있지만, 메모리와 컴퓨트 다이 사이에 위치한 인터포저를 통해 그 모든 배선을 통과시켜야 하므로 패키징 비용이 비싸지고 확장이 어려워지는 원인이 되기도 합니다. AI 가속기의 발전 속도가 메모리의 데이터 공급 속도를 앞지르면서, 이러한 "메모리 장벽(memory wall)"은 성능을 억누르는 가장 큰 제약이 되었습니다. 이것이 바로 현재 거의 모든 대형 칩 제조사들이 연산(로직)부보다는 인터페이스와 스택 구조 개선에 집중하고 있는 이유입니다.
XBM의 첫 번째 주요 변화는 구조적인 부분에 있습니다. 기존 DRAM 셀은 트랜지스터가 일반적으로 제조되는 기본 실리콘 층인 프런트 엔드 오브 라인(FEOL, Front-End-Of-Line)에 구축됩니다. 대신 XBM은 박막 트랜지스터를 사용하여 트랜지스터 층 위쪽의 금속 및 비아(via) 스택인 백 엔드 오브 라인(BEOL)으로 1T1C 셀을 이동시킵니다. BEOL에 메모리를 구축하면 인텔이 독립적으로 주소를 지정할 수 있는 여러 개의 작은 메모리 블록으로 다이를 꽉 채울 수 있게 되며, 이는 인텔이 메모리를 로직 바로 위에 배치하기 위해 추구해 온 백엔드 트랜지스터 방식의 방향성과도 일치합니다.
두 번째 변화는 인터페이스입니다. XBM은 HBM의 넓은 병렬 PHY 대신 32 GT/s의 속도로 UCIe 번들에 데이터를 직렬화하며, 베이스 다이가 직렬화/역직렬화 단계를 처리하고 모든 I/O를 컴퓨트 다이로 라우팅합니다. 표준 칩렛 인터커넥트로의 전환은 이 설계를 "칩렛 네이티브(chiplet-native)"로 만들어주며, 인텔은 이것이 인터포저에 묶인 HBM 스택보다 패키징하기 더 간단하고 저렴하다고 주장합니다. 단점은 32 GT/s가 현재 UCIe의 최고 데이터 전송 속도라는 점입니다. 따라서 인터페이스가 뚜렷한 여유 공간(headroom)을 가지기보다는 이미 사양의 한계치에서 구동되고 있다는 것을 의미합니다.
인텔은 또한 복원 가능성에 크게 의존하고 있습니다. 베이스 다이에는 전용 예비 채널, 내장형 자체 복구(BISR) 기능, 디코드 및 디버그 로직, 그리고 상단 다이의 결함에 대한 대체 가능한 스페어 역할을 하는 4개의 예비 메모리 어레이 서브 채널이 포함되어 있습니다. 이는 매우 높게 쌓아 올린 스택 구조에서 수율을 최대한 방어하기 위해 고안된 조립 후 복구 방식입니다.
이 특허 출원의 상당 부분은 메모리 셀 자체가 아니라 이를 어떻게 실장(mount)할 것인지에 초점을 맞추고 있습니다. 인텔은 스택의 Z축 높이를 줄이는 것을 목표로 하는 메모리 온 패키지(MoP) 및 "역 오버행(reversed overhang)" 구조를 자세히 설명합니다(기존 MoP는 높이를 300~350마이크로미터(µm) 증가시킬 수 있음). 이와 동시에 휘어짐(warpage)을 제어하기 위해 일반적으로 필요한 보강재(stiffener)를 제거하고 전압 조정기(voltage regulator)에서 DRAM 전력을 직접 공급하는 방식을 채택합니다. 이것이 바로 "더 작고 저렴한 패키지"라는 주장의 구체적인 근거입니다.
XBM을 인텔이 소프트뱅크 자회사인 SAIMEMORY와 공동 개발 중이며 2026년 VLSI 심포지엄에서 발표할 예정인 아키텍처 'ZAM(Z-Angle Memory)'과 혼동해서는 안 됩니다. ZAM의 혁신은 본딩(접합) 측면에 있습니다. 퓨전 본딩 방식을 사용해 층 사이에 약 3µm 두께의 얇은 실리콘을 두는 9단 스택 구조(대부분 기존 DRAM 기반)로, HBM4 대역폭 밀도의 약 2배를 목표로 하며 2029년 상용화를 겨냥하고 있는 것으로 알려져 있습니다. 이와 대조적으로 XBM은 DRAM 트랜지스터 자체와 인터페이스를 변경하는 인텔 단독 출원 기술입니다. 이 두 가지를 종합해 보면, 1968년 메모리 제조업체로 출발한 회사에 걸맞게 인텔이 최소 두 개의 병렬적인 HBM 대안을 추진하고 있음을 시사합니다.
인텔이 제안한 이 HBM 아키텍처에 대한 주의 사항은 일반적인 특허가 가지는 한계점과 동일합니다. 해당 특허는 18개월 전에 출원되었으며 현재로서는 제품이나 로드맵이 존재하지 않아, 당장 출시될 부품이라기보다는 잠재적인 의도를 시사합니다. UCIe 인터페이스는 이미 전송 속도의 한계에 도달해 있고, 백엔드 트랜지스터 DRAM은 대량 제조 규모 측면에서 아직 검증되지 않았으며, 이 모든 계획은 HBM4E 및 인텔 자체의 ZAM 타임라인에 맞서 그 타당성을 스스로 입증해야만 하는 과제를 안고 있습니다.
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